Artikel-ID: 000084096 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 24.03.2014

Warum gibt es Timing-Verletzungen in meiner PLL-Reconfig-Intel® FPGA IP?

Umgebung

    Avalon ALTPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die maximale Frequenz für die Takteingaben und scanclk die mgmt_clk Neukonfiguration der PLL-Neukonfiguration werden in den jeweiligen Gerätedatenblättern für Stratix® V-, Arria® V- und Cyclone® V-Geräte mit dem SymboltCLK angegeben.

 

Lösung

Die PLL-Neukonfiguration Intel® FPGA IP erfordert u. U. eine geringere Taktfrequenz, um einen Timing-Abschluss zu erzielen.  Sie sollten den Timing Analyzer verwenden, um sicherzustellen, dass Ihre Wahl der Taktfrequenz für mgmt_clk und/oder scanclk die Timing-Anforderungen Ihres gewählten Geräts entspricht.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 15 Produkte

Cyclone® V SE SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Stratix® V GX
เอฟพีจีเอ Stratix® V GT
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Stratix® V GS
เอฟพีจีเอ Arria® V GZ
Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Cyclone® V E
เอฟพีจีเอ Stratix® V E

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