Die maximale Frequenz für die Takteingaben und scanclk
die mgmt_clk
Neukonfiguration der PLL-Neukonfiguration werden in den jeweiligen Gerätedatenblättern für Stratix® V-, Arria® V- und Cyclone® V-Geräte mit dem SymboltCLK angegeben.
Die PLL-Neukonfiguration Intel® FPGA IP erfordert u. U. eine geringere Taktfrequenz, um einen Timing-Abschluss zu erzielen. Sie sollten den Timing Analyzer verwenden, um sicherzustellen, dass Ihre Wahl der Taktfrequenz für mgmt_clk
und/oder scanclk
die Timing-Anforderungen Ihres gewählten Geräts entspricht.