Kritisches Problem
Beschreibung
Das Arria-10-Designbeispiel für den HDMI-IP-Kern verwendet standardmäßig Bruchteile Phase-Locked-Loop (fPLL) als Sender PLL für die Transceiver-PHY. Die fPLL unterstützt die Neukonfiguration, aber der Rekalibrierungsprozess ist für ATX PLL ausgerichtet. Eine Neukonfiguration Ihres Designs ohne Neukalibrierung kann sich auf die Robustheit der Hardware.
Lösung
Um dieses Problem zu beheben, bearbeiten Sie die xcvr_gpll_rcfg.c-Datei in Software/tx_control_src/ Verzeichnis vor der Ausführung runall.tcl.
Bearbeiten Sie die folgende Zeile in der xcvr_gpll_rcfg.c-Datei :
XCVR_RCFG_WRITE (0x100, 0x00000001); // ATX PLL recalibration
An:
XCVR_RCFG_WRITE (0x100, 0x00000002); // FPLL recalibration
Dieses Problem wurde in Version 15.1 Update 1 des HDMI IP-Kerns behoben.