Beschreibung
Nein. Das MAX PLUS®II Software stellt die Port-Deklarationen eines Moduls in einer Verilog HDL-Datei zusammen (.v) anders als die generierte Verilog HDL-Ausgabedatei (.vo). Alle Vektor-Ports für das Modul werden zuerst aufgelistet, gefolgt von Single-Bit-Ports. Dies ist unabhängig davon, ob es sich um Eingangs- oder Ausgabeanschlüsse handelt.
Wenn die ursprüngliche Verilog HDL-Datei beispielsweise Folgendes ist:
Module sample (A, B, C); Input [7:0] A; Input B; Output [7..0] C;
Die Verilog HDL-Ausgabedatei wäre:
Module sample (A, C, B); Input [7:0] A; Output [7:0] C; Input B;
Dies sollten Sie beim Schreiben der entsprechenden Prüfstände berücksichtigen.