Artikel-ID: 000084047 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.10.2015

Was sind die empfohlenen Mainboard-Designrichtlinien, um die MAX 10 JTAG Port Clock to Output (tJPCO)-Spezifikation zu erfüllen?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Mit Verweis auf Tabelle 46 im MAX 10 FPGA Gerät Datenblatt (PDF): Die JTAG-Timing-Parameter für MAX® 10 Geräte basieren on Cload = 10pF für TDO. 

Um diesen Cload zu erfüllen = 10pF-Spezifikation, die Verfolgungslänge muss <= 2 sein Zoll zwischen der JTAG-Treiberkomponente (z. B. Mikrocontroller, Prozessor oder CPLD) und die MAX 10 Geräte JTAG-Schnittstelle. Dies soll sicherstellen, dass der JTAG-Zeitablauf innerhalb des Spezifikation. Wenn der Cload-Wert über der 10pF-Spezifikation liegt, verlangsamen Sie die JTAG TCK-Frequenz, um den normalen JTAG-Betrieb sicherzustellen.

 

 

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Intel® MAX® 10 FPGAs

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