Beschreibung
Bei der Generierung eines Qsys-Projekts kann es sein, dass bei der Generierung von Bus Functional Models (BFMs) für Standard-Avalon Schnittstellen Fehler auftreten, wenn eine oder mehrere Avalon® MM-Master-Ports aus ihrem Qsys-Projekt.
Der Grund für diesen Fehler ist, dass das Qsys-Tool falsche Parameter für die BFMs im Testbench-Projekt setzt.
Lösung
Führen Sie die folgenden Schritte durch, um dieses Problem zu beheben:
- Wählen Sie innerhalb von Qsys für die Option "Create testbench Qsys system" die Option "Standard, BFMs for standard Avalon interfaces" aus. Wählen Sie für die Option "Testbench-Simulationsmodell erstellen" "Keine" aus.
- Klicken Sie auf die Schaltfläche Generieren, um das Testbench-Projekt zu generieren. Dadurch wird ein Testbench-Qsys-System generiert.
- Schließen Sie das aktuelle Qsys-Projekt und öffnen Sie das testbench.qsys-Projekt aus dem Testbench/-Verzeichnis Ihres Projekts.
- Ändern Sie die Parameter für jede der BFM-Slave-Instanzen mit Fehlern, um die maximale Anzahl ausstehender Transaktionen korrekt zu konfigurieren.
- Wählen Sie in den Generierungseinstellungen dieses Projekts für das "Create Simulation Model" die Option "Verilog" aus. Alle anderen Einstellungen können deaktiviert oder auf "Keine" gesetzt werden.
- Klicken Sie auf Generieren. Die Simulationsdateien werden im Ausgabeverzeichnis Simulation platziert.
Dieses Problem wird in einer späteren Version des Quartus behoben® II Software.