Artikel-ID: 000083940 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.12.2018

Warum sehe ich neue Nicht-SignalTap-bezogene Halteverstöße nach einem Upgrade auf die Version 1.1 Production (1.1 PV) der Intel® Programmable Acceleration Card (PAC) mit Arria® 10 GX-FPGA?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Haltezeitprobleme können bei Beschleuniger Functional Units (AFUs) auftreten, die mit der PAC 1.1 PV-Version entwickelt wurden und zuvor mit der 1.1 Beta-Version sauber waren. Diese treten auf, weil sich die Quelle der "afu_clk" von "clk1x" in 1.1 Beta zu "clk100" in 1.1 PV änderte. Aufgrund eines Problems bei 1.1 PV wurden die Zeiteinschränkungen nicht aktualisiert, um eine Änderung des Eingangstakts zwischen 1.1 PV und 1.1 Beta anzupassen, was möglicherweise dazu führt, dass neue Hold-Timing-Verletzungen gemeldet werden.

    Lösung

    Um das Problem zu beheben, ändern Sie bitte die Zeiteinschränkungen für Ihre benutzerdefinierte AFU, wie im unten stehenden Beispiel gezeigt. Die SDC-Dateien für Ihre AFU können sich im Verzeichnis hw/samples in der PAC-Software-Release-Verzeichnishierarchie befinden oder sich alternativ an einem benutzerdefinierten Speicherort befinden.

    Alt (1.1 Beta): set_clock_groups –alle Jahre alt \
    -group [get_clocks {*|dcp_iopll|dcp_iopll|clk1x}] \
    -group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

    Neu (1,1 PV): set_clock_groups – nicht aktuell \
    -group [get_clocks {*|dcp_iopll|dcp_iopll|clk100}] \
    -group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

    Diese Änderung wirkt sich nur auf Ihre angepasste AFU aus und wirkt sich nicht auf alle anderen Designbeispiele aus der PAC 1.1 PV-Version aus.

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    เอฟพีจีเอ Intel® Arria® 10 GX
    INTEL® PAC mit Intel® Arria® 10 GX FPGA

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