Fehlende Multi-Zyklus-Path-Timing-Einschränkungen in der RapidIO IP Core SDC-Datei führen zu Timing-Verletzungen

Wenn Sie den RapidIO IP-Kern für ein Arria II GZ oder Stratix IV-Gerät kompilieren, ist die Synopsys Design Constraints (.sdc)-Datei, die mit der IP generiert wird Kern verursacht Timing-Verletzungen. Dieses Problem betrifft alle RapidIO IP-Kerne im 1x-Modus Betrieb bei 5 Gbaud und Ziel einer Arria II GZ oder Stratix IV-Komponente.

Um dieses Problem zu beheben, ändern Sie die Beschränkungen in der SDC-Datei manuell.

Wenn Ihr IP-Kern eine 1-fache Variation bei 5 Gbaud ist, die auf die Arria II GZ abzielt oder Stratix IV Gerätereihe:

• Multi-Zyklus hinzufügen Pfadbeschränkung set_multicycle_path -end -setup -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 2
• Multi-Zyklus hinzufügen Pfadbeschränkung set_multicycle_path -end -hold -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 1

Diese Änderungen sind notwendig, reichen aber möglicherweise nicht aus, um den zeitlichen Ablauf Ihrer RapidIO IP-Kern. Möglicherweise müssen Sie zusätzliche Strategien anwenden. Sie zum Beispiel muss möglicherweise Seed-Sweeping durchführen, manuelle Werbung für Divide-by-Two-Takte und deren jeweilige Quellen als globale Takte, deaktivieren Sie die Divide-by-Two-Takte als global Taktfrequenzen für kürzere Routing-Verzögerungen, oder führen Sie eine bestimmte Kombination dieser Strategien aus.

Dieses Problem wurde in Version 15.1 des RapidIO IP-Kerns behoben.