Aufgrund eines bekannten Problems in der Quartus® II Softwareversion 14.1 ist die vom Parametereditor generierte VHDL-Datei für die Soft LVDS RX Intel FPGA IP mit Intel® MAX® 10 Geräte nicht korrekt sind. Der rx_in Port in der VHDL-Datei, die in den Projekt- und Simulationsverzeichnissen generiert wird, stimmt nicht überein.
Der rx_in Port für die Synthesedatei verwendet den Typ std_logic , aber in der Simulationsdatei ist es std_logic_vector (0 auf 0), was dazu führt, dass die Simulation einen ähnlichen Fehler wie den unten stehenden erzeugt.
Laden von work.mylvds_rx (rtl)
Anzahl ** Fehler: (vsim-3807) Typen stimmen nicht zwischen Komponente und Entität für den Port "rx_in" überein.
Ersetzen des rx_in Ports von std_logic zu std_logic_vector (0 auf 0) in der .//.vhd-Datei
Dieses Problem wurde in Quartus II Softwareversion 15.0 behoben.