Artikel-ID: 000083773 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 27.09.2020

Fehler: Die oberste Design-Entität "dcp_top" ist nicht definiert.

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie den Signal Tap Logic Analyzer remote verwenden, um eine Accelerator Functional Unit (AFU) auf einem Intel® Programmable Acceleration Card (PAC) mit Intel® Arria® 10 GX FPGA zu debuggen, wird das AFU-Projekt möglicherweise nicht syntheseniert. Wenn Sie es mit der Intel® Quartus Prime Pro Edition Software GUI kompilieren, können Sie die Fehler wie unten sehen:

    Fehler: Die oberste Design-Entität "dcp_top" ist nicht definiert.
    Kann keine Top-Level-Benutzerhierarchie erreichen
    Ablauf fehlgeschlagen
    Quartus Prime Synthesis war erfolglos. 3 Fehler, 6 Warnungen.

    Auflösung

    Um dieses Problem zu umgehen, sollten Sie Ihre Projektrevision von "afu_fit" auf "afu_synth" ändern. Dann können Sie Signal Tap II Logic Analyzer verwenden, um AFU-Signalereignisse auszulösen und Spuren von Signalen in Ihrem AFU-Design zu erfassen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Intel® Arria® 10 GX

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