Artikel-ID: 000083703 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2013

Welchen Takt sollte ich verwenden, um die PIPE-Schnittstellensignale auf dem test_out Bus zu erfassen, wenn ich SignalTap II Logic Analyzer verwende?

Umgebung

  • PCI Express*
  • Takt-
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Verwenden Sie pld8gtxclkout , um die PIPE-Signale auf der test_out Schnittstelle mit dem SignalTap II Logic Analyzer zu erfassen.  Dieses Taktsignal befindet sich in der folgenden Hierarchie:

    Für Arria® V Gerätereihen: *xcvr_native|inst_av_pcs|inst_av_pcs_ch*
    Für Stratix® V-Gerätereihen: *xcvr_native|inst_sv_pcs|int_sv_pcs_ch*

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 11 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.