Überschreiben meine PLL-Takteinstellungen (Phase-Locked Loop) während der Timing-Analyse in der Quartus® II Software meine Projekt-Takteinstellungen für Stratix Designs?

In dieser Situation tritt Folgendes auf:

• Während der Kompilierung wird eine Warnung angezeigt, dass die Projekttakteinstellungen die PLL-Takteinstellungen außer Kraft setzen.
• Die Project-Clock-Einstellung überschreibt die PLL-Takteinstellungen für die zeitgesteuerte Kompilierung.
• Der Compiler überprüft den Sperrfrequenzbereich der PLL. Wenn die in den Projekt-Takteinstellungen angegebene Frequenz außerhalb des Sperrfrequenzbereichs liegt, überschreibt die Quartus II Software die PLL-Takteinstellungen nicht.
• Wenn Sie eine Timing-Analyse durchführen, ohne Ihr Design neu zu kompilieren, werden die Programmierdateien nicht geändert. Sie müssen Ihr Design neu kompilieren, um die Programmierdateien zu aktualisieren.
• Eine Standardeinstellung erforderlich f _MAX überschreibt die PLL-Takteinstellungen nicht. Nur einzelne Takteinstellungen überschreiben die PLL-Takteinstellungen.

Diese Richtlinien sparen Zeit mit Stratix Designs, die Funktionen wie Taktwechsel oder PLL-Neukonfiguration verwenden, da die Quartus II Software eine Timing-Analyse durchführen kann, ohne das Design neu zu kompilieren.

Wenn die Quartus II Software eine Timing-Analyse für APEX^™ II, APEX 20KE, APEX 20KC oder Mercury^™ Designs durchführt, überschreiben die PLL-Takteinstellungen die Projekttakteinstellungen.

Weitere Informationen finden Sie in Kapitel 12. Übergang APEX Designs auf Stratix Geräte des Stratix Design-Handbuchs oder der Quartus II Software-HILFE.