Beschreibung
Die Avalon®-MM-Stratix® V Hard IP für PCI Express® Beispieldesign, die ab dem /ip/altera/altera_pcie/altera_pcie_sv_hip_avmm/example_designs/ directory, verbindet den Zug nicht erfolgreich in der Hardware oder im seriellen Modus in der Simulation. Dies liegt daran, dass der Endpunkt im Reset gehalten wird.
Lösung
Um dieses Problem zu beheben, öffnen Sie das Design in Qsys und entfernen Sie die Verbindung von der nreset_status Ausgabe des DUT-Moduls zur mgmt_rst_reset-Eingabe auf dem alt_xcvr_reconfig_0 Modul.
Dieses Problem wurde ab Version 13.1 der Quartus® II Software behoben.