Falsche Ergebnisse oder diese Nachricht über den Port-Namen können auftreten, wenn Sie zwei Verilog HDL-Module haben, die sich nur im Fall unterscheiden (wie "TEST" und "test" oder "Test"). Der Quartus II Compiler liest während der Synthese nur eines der Module. Wenn der Compiler die Instanziierung des anderen Moduls liest, kann er melden, dass die Port-Namen nicht vorhanden sind. Wenn die Port-Namen gleich sind, verwendet der Compiler ein Modul für beide Instanziierungen, was zu falschen Ergebnissen führt.
Dieses Problem wurde jetzt in den aktuellen Versionen der Quartus II Software behoben.
In Version 2.1 sollten Sie vermeiden, Modulnamen zu verwenden, die sich nur je nach Fall unterscheiden. Dieses Problem gilt nur für Modulnamen: Sie können ein Kabel namens my_wire und einen anderen namens My_Wire haben, und der Compiler unterscheidet sie korrekt.