Artikel-ID: 000083613 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.06.2015

Sind die Timing-Verstöße an der Bonding-Schnittstelle meines Cyclone®-V- oder Arria®-V-DDR3-Hard-Memory-Controller-Designs gültig?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Beim Verbinden von zwei DDR3-Hard-Memory-Controllern in Cyclone® V oder Arria® V kann es zu Timing-Fehlern an der Bonding-Schnittstelle kommen. Diese Verstöße sind berechtigt.

    Lösung

    Die Problemumgehung besteht darin, Pipelineregister für die Bündelungssignale einzufügen.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 10 Produkte

    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V E
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V GX
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX

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