Aufgrund eines Problems in den Quartus® II Softwareversionen 7.0 und früher funktioniert dieser Befehl beim ersten Ausführen quartus_map korrekt, liefert aber keine korrekten Ergebnisse, wenn Sie den Wert des Verilog-Makros zwischen zwei Synthese-Iterationen ändern.
Dieses Problem ist ab Version 7.1 der Quartus II Software behoben.
Sie können das Befehlszeilenargument quartus_map --verilog_macro verwenden, um den Wert eines Verilog-Makros während der Synthese Ihres Designs zu übergeben. Sie können beispielsweise ein Makro namens "intf_width in Ihrem Design erstellen, ohne das Makro innerhalb der Quelldatei zu definieren, und während der Kompilierung mit dem folgenden Befehl einen gültigen Wert an das Makro weitergeben:
quartus_map --verilog_macro="intf_width=8"
Um dieses Problem in Version 7.0 oder früher zu vermeiden, fügen Sie alle in Ihrem Design verwendeten Makros in einer Verilog-Header-Datei hinzu und fügen Sie diese Datei zur Liste der Projektdateien hinzu. Wenn Sie den Wert eines bestimmten Makros ändern möchten, bearbeiten Sie diese Datei, anstatt den Wert mit der Option --verilog_macro mit dem Befehl quartus_map zu ändern.
Alternativ können Sie das Verzeichnis /db für Ihr Projekt löschen, was eine vollständige Neukompilierung Ihres Designs erzwingt.