Artikel-ID: 000083465 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 17.08.2012

Kann beim Konfigurationsmodus Active Parallel (AP) die DCLK-Frequenz auf eine feste Frequenz eingestellt werden oder kann ich einen externen Takt verwenden?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Nein, der AP-Konfigurationsmodus verwendet den internen 40-MHz-Takt für die Konfiguration, und dieser kann weder geändert werden noch kann ein externer Takt verwendet werden.

Wenn Sie den AP-Konfigurationsmodus verwenden, beträgt die maximale DCLK-Frequenz 40 MHz. Die typische DCLK-Frequenz beträgt 33 MHz und mind. 20 MHz.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

เอฟพีจีเอ Cyclone® IV E
Cyclone® III FPGAs

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