Artikel-ID: 000083461 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.10.2014

Warum sehe ich einen Qsys Width Mismatch-Fehler, wenn ich pll_locked mit dem Transceiver-Reset-Controller verbinden?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 14.0 und neuer generiert Qsys diesen Fehler, wenn Sie pll_locked mit dem Transceiver-Reset-Controller verbinden. Dieser Fehler betrifft Designs, die den JESD204B IP-Kern enthalten. Die Breite pll_locked vom IP-Kern basiert pro Kanal und nicht pro PLL.

    Lösung

    Um dieses Problem zu umgehen, erstellen Sie eine Adapterkomponente mit den folgenden Parametern, um die Verbindung in Qsys zu aktivieren:

    * Adaptereingabe pll_locked_from_jesd[1:0]

    * Adapter-Ausgabe pll_locked_from_jesd[1:0] mit einer Ausgangsbreite von pll_locked_to_xcvr_rst_ctrl

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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