Artikel-ID: 000083447 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Benutzerhandbuch: Externes DDR Memory PHY Interface Megafunction Benutzerhandbuch (ALTMEMPHY) --> Errata

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

10001846, Kapitel 3 "Spezifikationen", Tabelle 3-2, Version 4.1.

 

phy_clk_1x-Phase-Shift-Spezifikation wurde aktualisiert. Stratix® III PLL-Ausgabetabelle gibt fälschlicherweise an, dass die Phasenverlagerung von phy_clk_1x aus dem PLL-Zähler C0 eine Phasenverlagerung von 0 Grad hat. Die korrekte Phasenverlagerung für phy_clk_1x, die vom IP-Toolbench implementiert wird, beträgt 30 Grad.

Die nächste Version des Benutzerhandbuchs enthält diese aktualisierte Spezifikation.

Zugehörige Produkte

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Stratix® III FPGAs

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