Artikel-ID: 000083429 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 26.01.2016

Wie verwenden Sie den DQS-Phasenumschaltkreis, wenn die Speicherschnittstellenfrequenz unterhalb der DLL-Mindestreferenztaktfrequenz liegt?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Der DQS Phasenwechsel-Schaltkreis verwendet eine DLL, um die von den DQS/CQ/CQn/QK#-Pins erforderliche Taktverzögerung dynamisch zu steuern.

Im Gegenzug verwendet die DLL einen Frequenzreferenz, um dynamisch Steuerungssignale für die Verzögerungsketten in den einzelnen DQS/CQ/CQn/QK#-Pins zu generieren, wodurch sie Prozess-, Spannungs- und Temperaturschwankungen (PVT) ausgleichen kann.

Der DQS Phase-Shift-Schaltkreis kann weiterhin verwendet werden, um eine effektive Phasenverlagerung für Speicherschnittstellen zu gewährleisten, die auf Frequenzen unterhalb der mindesten 200-MHz-DLL-Eingangsfrequenz ausgeführt werden.


Auflösung

Befolgen Sie die folgenden Richtlinien:

1) Für eine Schnittstellenfrequenz zwischen 100 MHz und 199 MHz sollte die Taktfrequenz, die die DLL zufüttert, verdoppelt werden, um eine effektive Phasenverlagerung von 45° zu erreichen

2) Bei einer Schnittstellenfrequenz zwischen 50 MHz und 99 MHz sollte die Taktfrequenz, die die DLL zuführen, mit vier multipliziert werden, um eine effektive Phasenverlagerung von 22,5° zu erreichen.

Um die effektive Phasenverlagerung zu maximieren, besteht eine weitere Problemumgehung darin, die nächste Frequenz zu verwenden, die über der mindesten DLL-Eingabefrequenz liegt, um die DLL zu steuern.

Die folgenden Ergebnisse sollten angezeigt werden:

1) Für eine Schnittstellenfrequenz zwischen 100 MHz und 199 MHz erhalten Sie eine Phasenumschaltfrequenz, die näher an 90° oder über 45° liegt.

2) Bei einer Schnittstellenfrequenz zwischen 50 MHz und 99 MHz erhalten Sie einen Phasenwechsel näher bei 45° oder über 22,5°.

Zu Zeitablaufanalysezwecken müssen die DQS_PHASE_SHIFT Parameter in der ALTDQ_DQS2 IP auf den tatsächlichen effektiven Phasenwechselwert eingestellt werden.

Wenn beispielsweise der Parameter ALTDQ_DQS2 IP DQS_PHASE_SETTING = 2 (90° Standardeinstellung), beträgt die Schnittstellenspeicherfrequenz 178 MHz, und die DLL läuft bei 205 MHz, dann wird der 90-Grad von 205 MHz (1,22 nm) tatsächlich mit 78,14degree von 178 MHz übersetzt.

Stellen Sie dann DQS_PHASE_SHIFT = 7814 ein und überprüfen Sie die Nummer in TimeQuest.

Fügen Sie die folgende Zuweisung in die .qsf-Datei hinzu:


set_global_assignment -Name USE_DLL_FREQUENCY_FOR_DQS_DELAY_CHAIN AKTIVIERT

Dies gilt für Arria® V oder Cyclone® V in Quartus® II Softwareversion 13.0SP1 DP5 oder neuer und für Stratix V oder Arria V GZ in Quartus II Version 13.1 oder neuer.

Ohne diese globale Zuweisung in der .qsf-Datei ist die Timing-Analyse nicht korrekt.




Zugehörige Produkte

Dieser Artikel bezieht sich auf 6 Produkte

Arria® V FPGAs und SoC FPGAs
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GZ
Arria® V ST SoC-FPGA
Arria® V SX SoC-FPGA

Disclaimer/Rechtliche Hinweise

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