Artikel-ID: 000083415 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.05.2013

Arria V GZ und Stratix V Hard IP für PCIe IP Core zyklus nicht durch Gen1-Gen3-Datenraten in CBB-Tests

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Bei der Durchführung des TX-Augentests als Teil des PCI-Express Compliance-Base-Board-Tests (CBB), Arria V GZ und Stratix V Hard IP für PCIe durchlaufen nicht die Gen1, Gen2 und Gen3 Datenraten.

    Lösung

    Dieses Problem wurde in Version 13.0 der Harten IP für PCI behoben Express-IP-Cores.

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    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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