Lösung
Für Stratix® IV GX-Geräte bietet der ALTGX MegaWistelliger® Plug-in-Manager eine Option zur Auswahl rx_syncstatus Ausgabesignal-basierten Byte-Reihenfolge. Diese Option ist im Bildschirm Rate Matcher/Byte Order verfügbar. Wenn diese Option ausgewählt ist, wird der Byte-Bestellblock ausgelöst, wenn rx_syncstatus bestätigt wird.
Altera hat festgestellt, dass bei der funktionalen Simulation in Quartus® II Software Version 8.0 der rx_byteorderalignstatus Port beim ersten Auftreten des Bytereihenfolgemusters für die folgende grundlegende Konfiguration im Doppelbreitenmodus nicht bestätigt wird.
- FPGA Fabric-Transceiver-Schnittstellenbreite: 32 Bit
- 8b10b Encoder/Decoder deaktiviert
- Breite der Word-Aligner-Muster: 32 Bits (z. B. 1A2B3C4D)
- Byte-Reihenfolge musterbreite: 16 Bits
- Byte-Bestellmuster: 2 LSByte des Word-Aligner-Musters (z. B. 3C4D)
Für die oben beschriebene Konfiguration erhält der Byte-Bestellblock rx_syncstatus einen Taktzyklus nach Erhalt des Wortes ausgerichtete Daten, die das Byte-Bestellmuster enthalten. Daher wird der rx_byteorderalignstatus Port beim ersten Auftreten des Byte-Bestellmusters nicht bestätigt.
Problemumgehung : Dieses Problem wird in Quartus® II Softwareversion 8.1 behoben