Artikel-ID: 000083370 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 31.12.2014

RapidIO IP-Core-Varianten mit einem Avalon-MM-Slave-Modul ausfallen in VHDL-Qsys-Systemen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie eine RapidIO IP-Core-Instanz in Qsys generieren und angeben Ausgabesprache VHDL, Ihr RapidIO IP-Kern kann nicht korrekt angeschlossen werden im Qsys-System.

    Der Grund dafür sind die Deklarationen des Wortes oder des Doppelworts Adressen drbell_s_address, mnt_s_address, , sys_mnt_s_address io_s_rd_address und io_s_wr_address. In VHDL sind diese Ports sind definiert, um einen Bitbereich zu haben, dessen am wenigsten signifikante Bit ist eher 2 oder 3 als 0. Qsys kann diese Ports nicht korrekt verbinden.

    Alle RapidIO IP-Kernvarianten verfügen über eine Systemwartungsschnittstelle mit einem sys_mnt_s_address Signal. Die anderen Signale je nach den Modulen, die Ihr IP-Kern umfasst, verfügbar sind.

    Lösung

    Dieses Problem hat keine Problemumgehung. Vermeiden Sie die Generierung eines RapidIO-System mit Ausgabesprache VHDL in Qsys.

    Dieses Problem wurde in Version 14.1 des RapidIO IP-Kerns behoben.

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