Sie erhalten die oben in Quartus erwähnte Warnung®II Softwareversion 10.0SP1 und früher, wenn Sie _example_top.v für Master- und Slave-UniPHY-Controller in Ihrem Design instanzitiert haben.
pll_dqs_ena_clk Signal fehlt sowohl im Master als auch im Slave _example_top.v, was zu der kritischen Warnung im Dateibericht führt.
Um die oben genannten kritischen Warnungen zu vermeiden, sollten Sie der , die in den _example_top.v-Dateien für sowohl das Master- als auch das Slave-Modul instanziiert ist, pll_dqs_ena_clk Port hinzufügen.
Fügen Sie beispielsweise im Design der obersten Ebene den Port-pll_dqs_ena_clk wie unten gezeigt hinzu:
DDR2-mem_if (
.pll_ref_clk(pll_ref_clk),
wenn PHY der PLL/DLL-Master ist, handelt es sich um Ausgänge, die mit anderen Komponenten des Chips geteilt werden können
wenn PHY der PLL/DLL-Slave ist, sind dies Eingaben von den UNTEN stehenden PLL/DLL-Instanziierungen
.pll_afi_clk (pll_afi_clk),
.pll_addr_cmd_clk (pll_addr_cmd_clk),
.pll_dqs_ena_clk (pll_dqs_ena_clk), bitte hinzufügen
.pll_mem_clk (pll_mem_clk),
.pll_write_clk (pll_write_clk),
.pll_avl_clk (pll_avl_clk),
.pll_config_clk (pll_config_clk),
.pll_locked (pll_locked),
.dll_delayctrl (dll_delayctrl),
.
.
);
Dieses Problem wurde in Quartus II Softwareversion 10.1 behoben.