Fehler: Clock Divider Node 'inst|altera_xcvr_native_av:txcvr_top_inst|av_xcvr_native:gen_native_inst.av_xcvr_native_insts[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma:inst_av_pma|av_tx_pma:av_tx_pma|av_tx_pma_ch:tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb" ist nicht korrekt am "CLKCDRLOC"-Port angeschlossen.
Der oben beschriebene Fehler kann bei Cyclone® V und Arria® V Transceiver-Geräten auftreten, wenn Sie den outclk_0 Port Ihrer Transceiver PLL nicht mit dem ext_pll_clk Eingangsport der nativen Transceiver-PHY verbunden haben, wenn Sie sich im externen PLL-Modus befinden.