Nein, für ein 100G Interlaken IP Beispieldesign, das auf 10 FPGA Geräte Arria®ausgerichtet ist, werden keine Cadence* Xcelium* Simulationsskripte generiert. Skripte werden generiert, um die 100G Interlaken Beispiel-Design-Testbench in Modelsim*, NCSim* und VCS* zu simulieren, wenn sie auf ein Arria® 10 FPGA-Gerät ausgerichtet sind.
Es gibt keine Lösung für dieses Problem.
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