Artikel-ID: 000083321 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.02.2018

Warum kann der Deinterlacer II IP-Kern für jeden anderen Frame in der Simulation eine Zeile fallen lassen?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Deinterlacer II (4K HDR Durchgang) Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems mit Intel® Quartus® Prime Software Version 16.1 kann es in der Simulation zu dem oben genannten Problem geben, wenn der Deinterlacer II IP-Kern mit dem "Bob"-Deinterlacing-Algorithmus konfiguriert ist und für jedes F0-Feld einen Frame erzeugt.

Lösung

Um dieses Problem zu umgehen, konfigurieren Sie die Deinterlacer II IP so, dass für jedes F1-Feld ein Frame entsteht.

Dieses Problem wurde in Intel Quartus Prime Software Version 17.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 9 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs
Intel® Cyclone® 10 FPGAs
Intel® MAX® 10 FPGAs
Arria® II FPGAs
Arria® V FPGAs und SoC FPGAs
Cyclone® IV FPGAs
Cyclone® V FPGAs und SoC FPGAs
Stratix® IV FPGAs
Stratix® V FPGAs

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