JESD204B IP-Core-Designbeispiel: Simulations-Hängen beim Ausführen im VCS/VCSMX-Simulator

Die JESD204B IP-Kern-Designbeispielsimulation hängt, wenn führen Sie die Simulationsdatei mithilfe von VCS oder VCSMX Simulator aus.

Dieses Problem betrifft alle Versionen, die den JESD204B unterstützen IP-Kern.

Sie können die Debug-Option deaktivieren, wenn das Design-Beispiel Simulation Hängt.

Führen Sie für den VCS Simulator die folgenden Schritte durch:

1. Öffnen Sie die Datei ed_sim/testbench/synopsys/vcs/run_tb_top.sh. und ändern Sie die folgenden Zeilen:

. TOP_LEVEL_NAME="tb_top" SKIP_ELAB=1 SKIP_SIM=1 USER_DEFINED_ELAB_OPTIONS="-debug_pp"

. TOP_LEVEL_NAME="tb_top" SKIP_ELAB=1 SKIP_SIM=1 USER_DEFINED_ELAB_OPTIONS=""

./simv -ucli -l sim.log -do

./simv -l sim.log

2. Öffnen Sie die Datei ed_sim/testbench/models/tb_top.sv und ändern Sie sie. die folgenden Zeilen:

(0);

;

Führen Sie für den VCSMX-Simulator die folgenden Schritte durch:

1. Öffnen Sie die Datei ed_sim/testbench/synopsys/vcsmx/run_tb_top.sh. und ändern Sie die folgenden Zeilen:

vcs -lca -t ps -debug_pp

vcs -lca -t ps

./simv -ucli -l record.log -do

./simv -l record.log

2. Öffnen Sie die Datei ed_sim/testbench/models/tb_top.sv und ändern Sie sie. die folgenden Zeilen:

(0);

;