Artikel-ID: 000083308 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.02.2014

Regel C101: Gated Clock sollte nach dem Altera Standardschema implementiert werden

Umgebung

  • Intel® Quartus® II Software
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Möglicherweise wird die folgende Warnung angezeigt, wenn Sie das Design Assistant-Tool in der Quartus® II-Software auf Ihrem kompilierten HPS-Design ausführen.

    Regel C101: Gated Clock sollte nach dem Altera Standardschema implementiert werden; <hierarchy>:altdq_dqs2_inst|dqsbusout

    Lösung

    Diese Warnung wird erwartet und kann ignoriert werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 6 Produkte

    เอฟพีจีเอ Arria® V GT
    Cyclone® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Cyclone® V SE SoC-FPGA
    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA

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