Artikel-ID: 000083305 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 12.06.2015

Warum befindet sich die Datenverbindungsebene auf meiner Hard IP für PCI Express?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Aktives Reporting auf Data Link Layer und Surprise Down Reporting kann für die Avalon®-MM-Schnittstelle für PCIe-Lösungen in Softwareversionen 15.0 und früher nicht aktiviert werden.  Daher die derr_cor_ext_rpl, derr_rpl, DLUP und dlup_exit Signale geben keine nützlichen Informationen an und sollten ignoriert werden.
    Lösung Diese Funktionalität wurde der Softwareversion 15.0.1 und neuer der Quartus® II Software hinzugefügt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA

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