Artikel-ID: 000083301 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 11.09.2012

Fehler (10231): Verilog HDL-Fehler bei <variation_name>_memphy_top.v(305): der Eingabe "pll_mem_clk" kann kein Wert zugewiesen werden</variation_name>

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

In den Quartus® II Softwareversionen 9.1, 9.1 SP1 und SP2 gibt es ein Problem in der Datei _memphy_top.v  , das bei der Generierung einer UniPHY QDSUPPORT-Vollrate-Schnittstelle mit der Option "Master for PLL/DLL Sharing" auftritt, die nicht ausgewählt ist.

 

Die Problemumgehung besteht darin, diese Änderungen vorzunehmen.  und dann neu kompilieren.

 

1. In der Datei _memphy_top.v comment diese Zeile aus.

 

            assign pll_mem_clk = pll_afi_clk;

 

2. In der Datei _example_top.v, in der die Instanziierung gilt

 

mem_if (

......

  .pll_mem_clk(pll_mem_clk),

 ....

)

 

Ändern Sie diese Zeile in

 

   .pll_mem_clk(pll_afi_clk)

 

Das Projekt neu kompilieren.

 

Wenn Sie die IP erneut generieren, denken Sie daran, diese Änderungen zu wiederholen. Dieses Problem wird erwartungsgemäß in einer späteren Version der Quartus II Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

Stratix® IV FPGAs
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® IV GT

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