Bei bestimmten Konfigurationen des DDR3 UniPHY-basierten Speichercontrollers wird der *|pll_c2p_write_clk Takt während der Zeitanalyse möglicherweise nicht im Taktbericht aufgeführt. Diese Auslassung kann auftreten, wenn zwei der Speichercontroller-PLL-Zähler-Ausgänge die gleichen Einstellungen haben und zusammengelegt werden. In diesem Fall wird die *|pll_c2p_write_clk Uhr nicht mehr angezeigt *|pll_afi_clk , weshalb sie in den TimeQuest-Berichten nicht mehr sichtbar ist.
*|pll_afi_clk der *|pll_c2p_write_clk Taktung verbunden sind.