Artikel-ID: 000083268 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.09.2011

Der Demo-Testbench kann für einige RapidIO-Varianten ausfallen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    RapidIO-Varianten, die eine Input/Output-Avalon-MM implementieren Logisches Master- oder Slave-Layer-Modul und Ziel einer Stratix IV GX oder Arria II GX-Gerät-Fail-Simulation mit einer Fehlermeldung, die darauf hinweist dass ein Signal keinen Erwartungswert hatte. Das Problem ist auf ein nicht initialisierter RTL-Parameter im IP-funktionellen Simulationsmodell..

    Diese RapidIO-Varianten können nicht erfolgreich simuliert werden mit die Demo-Testbench.

    Lösung

    Um dieses Problem zu vermeiden, regenerieren Sie die Simulation ihrer IP-Funktion Modell mit der quartus_map Befehlszeilenoption SIMGEN_RAND_POWERUP_FFS=OFF.

    Das folgende Skript liefert diesen Befehl für die DuT und das ","," als "RapidIO MegaCore"-Gehäuse Funktionsveränderung, die alle Module instanziiert. Um es zum Regenerieren zu verwenden Ihr IP-Funktionelles Simulationsmodell, aktualisieren Sie die Dateinamen für Ihre Variation, Ändern der Befehle mit dem richtigen Gerät und HDL, und entfernen Sie die Zeilen, die auf Module verweisen, die Ihre Variation tut nicht enthalten.

    Führen Sie das Skript aus oder geben Sie die entsprechenden Befehle ein Verzeichnis, das alle Quelldateien enthält.

    #!/bin/sh #Modify the following lines with the correct device and HDL information. #Parameter CBX_HDL_LANGUAGE=Verilog or VHDL #Parameter --family is one of {stratixiv, arriaiigx, cycloneiv, arriagx, stratixiigx}. #Regenerate the IP functional simulation model for the DUT: quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF" --family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v" --source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v" --source="./rio_riophy_reset.v" --source="./rio_concentrator.v" --source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v" --source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v" rio.v #Regenerate the IP Functional Simulation Model for SISTER cp rio_rio_sister.v rio_sister_rio.v cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v" --source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v" --source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v" --source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v" --source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v" --source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v

    Dieses Problem wird in einer zukünftigen Version des RapidIO behoben MegaCore-Funktion.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Arria® II FPGAs
    Stratix® IV FPGAs
    เอฟพีจีเอ Arria® II GX

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.