Artikel-ID: 000083257 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.02.2006

Warum dauert es lange, bis ich meine Modelldatei in VHDL konvertiere, wenn ich DSP Builder Version 1.0 verwende?

Umgebung

    DSP Builder for Intel® FPGAs Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung DSP Builder kann lange dauern, um ein Design in VHDL zu übersetzen, wenn Sie einen Look-up Table (LUT)-Block mit einer Adressbreite von mehr als 12 verwenden. Das Problem wird in einer zukünftigen Version von DSP Builder behoben.

Um dieses Problem zu umgehen, versuchen Sie, einen ROM-Block mit einer Hexadezimaldatei (.hex) anstelle eines LUT-Blocks zu verwenden.

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