Kritisches Problem
Beschreibung
In 40 GbE und 100 GbE MAC und PHY IP-Cores mit der Version 12.0 der Quartus II Software, nur RX-Konfigurationen für Stratix V Gerätedesigns wie nur PHY, MAC und PHY oder MAC und PHY mit Adapter, können hohe Bitfehlerstufen in der Hardware anzeigen.
Lösung
Dieses Problem wurde in der 12.1 Quartus Softwareversion von dem IP-Kern.
Reduzieren Sie für die 12.0-Freigabe des IP-Kerns die clk_status Frequenz
des Designs von 100 MHz bis 50 MHz. Dies führt zu ungenauen
Taktrate-Monitor(0x001-0x004) und Lock-Timer-Register (0x011).