Die Quartus® II Softwareversionen 9.1 SP1 und 9.1 SP2 kompilieren nicht die Kombination von VPC = 2,5 V mit VCCL/R/T=1,2 V für Stratix® IV GX-Designs.
Wenn VCCL/T/R=1,2V erforderlich ist, um bei beliebigen Transceivern eine höhere Datenübertragungsrate zu ermöglichen, ist VCCL/T/R auf beiden Seiten des Geräts auf 1,2 V eingestellt. Auch im Auto-Modus von VCOSCOC ist VCL auf 2,5 V eingestellt, wenn die Datenrate auf dieser Seite unter 4,25G liegt, selbst wenn die VCCL/T/R auf 1,2 V eingestellt ist. Um das Design erfolgreich kompilieren zu können, muss das V GLEICHZEITIG auf 3,0 V für beide Seiten eingestellt sein.
Abbildung 1: Megawi saharaiertes Pull-down-Bild™ für V BAKC-Auswahl
Abbildung 2: Beispieldesign, das nicht ohne V BAK = 3.0 kompiliert wird.
Das Stratix IV GX-Gerät erfordert nicht die höhere V BAK, wenn die Datenrate auf dieser Seite unter 4,25G liegt. Dies ist ein Softwareproblem, das in einer zukünftigen Version der Quartus II Software behoben werden wird.