Aufgrund eines Problems in der Quartus® II Software für Windows Version 15.0 und früher kann dieser Fehler auftreten, wenn Sie die VHDL-Simulationsdateien für Ihr Qsys-System generieren.
Dieses Problem tritt auf, da der Cadence Incisive Enterprise Simulator und die Synopsys VCS Simulator-Dateien nur von der Linux-Version der Quartus II Software generiert werden.
Um dieses Problem zu umgehen, führen Sie die folgenden Schritte durch:
1. Öffnen Sie \ip\altera\altera_irq_clock_crosser\altera_irq_clock_crosser_hw.tcl in einem Texteditor.
2. Gehen Sie zum Proc sim_vhdl
3. Entfernen Sie die folgenden zwei Zeilen:
add_fileset_file cadence/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "cadence/altera_irq_clock_crosser.sv" {CADENCE_SPECIFIC}
add_fileset_file synopsys/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "synopsys/altera_irq_clock_crosser.sv" {SYNOPSYS_SPECIFIC}
4. Speichern Sie altera_irq_clock_crosser_hw.tcl und öffnen Sie die Qsys entweder erneut oder aktualisieren Sie sie.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben werden.