Kritisches Problem
Beschreibung
Beim Ausführen des Demo-Testbenchs mit VHDL-Simulationen, Sie erhalten den folgenden Fehler:
Signal "wire_gnd" is type ieee.std_logic_1164.std_logic;
expecting type ieee.std_logic_1164.std_logic_vector.
Dieses Problem betrifft Stratix V Empfängervarianten.
Es gibt keine Auswirkungen auf das Design.
Lösung
Verwenden Sie Verilog HDL-Simulationen.
Dieses Problem wird in einer zukünftigen Version der POS-PHY behoben Level-4-MegaCore-Funktion.