Artikel-ID: 000083172 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 22.10.2013

Warum melden die CSR-Register ECC-Datenfehler, wenn die Lesedaten nicht beschädigt sind?

Umgebung

    DDR3 SDRAM Controller mit UniPHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die Konfigurations- und Statusregister (CSR) können Bitfehler melden, selbst wenn der Datenverkehrsgenerator-Monitor keine Datenbeschädigung erkennt, wenn Sie sowohl Fehlerkorrekturcode (ECC) als auch CSR in den DDR3 Hard Memory Controller (HMC) MegaWiiged™ GUI-Einstellungen aktivieren. Diese Diskrepanz tritt auf, da der Speichercontroller Daten von nicht initialisierten Orten liest.

Lösung

Die Problemumgehung bei diesem Problem besteht darin, den Speicher mit bekanntem Inhalt zu laden, wenn Sie die ECC-Funktion aktivieren.

 

 

Zugehörige Produkte

Dieser Artikel bezieht sich auf 14 Produkte

เอฟพีจีเอ Cyclone® V E
Cyclone® V SE SoC-FPGA
Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Cyclone® V GX
เอฟพีจีเอ Arria® V GZ
Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
Arria® V FPGAs und SoC FPGAs
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Arria® II GZ
Cyclone® V FPGAs und SoC FPGAs

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