Wenn Sie einen DDR2 SDRAM High Performance Memory Controller von MegaWi deutschen Speicher generieren, um das DIMM an Stratix® III Development Kit: Sie werden feststellen, dass die Kalibrierungsstufe fehlschlägt und sie nicht in der Lage sind, den Benutzermodus zu öffnen.
Wenn Sie den DDR2 SDRAM-Controller generieren, hat die SDC-Datei (_phy_ddr_timing.sdc), die generiert wird, den Standardwert 0,00 für Parameter t(additional_addresscmd_tpd), der der Parameter für Adresse/Befehl ist, um auf dem Mainboard schief zu takten.
Festlegen von t(additional_addresscmd_tpd) 0,000
Für Stratix III FPGA Entwicklungs-Mainboard beträgt dieser Wert 0,750. Daher müssen Sie den Wert in der SDC-Datei von 0,00 auf 0,750 ändern.
einstellen t(additional_addresscmd_tpd) 0,750
Aktualisieren Sie die SDC-Datei und Quartus neu kompilieren® II Softwareprojekt, DDR2 SDRAM DIMM wird jetzt die Kalibrierungsstufe durchlaufen und die Schnittstelle funktioniert korrekt.