Artikel-ID: 000083127 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.12.2011

Arria V Hard IP für PCI Express sollte einen Fehler zurückgeben, wenn Sie die 64-Bit-Schnittstelle für Gen1 x8- oder Gen2-x4-Varianten auswählen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Sie können eine 64-Bit-Avalon-Streaming-Schnittstelle (Avalon-ST) festlegen für die 1. x8. und 2. Generation x4 Arria V Hard IP für PCI Express IP-Cores sowohl beim MegaWiobjectd- als auch beim Qsys-Designfluss. Die 1. Generation x8- und Gen2-x4-Varianten erfordern die 128-Bit-Avalon-ST-Schnittstelle.

    Lösung

    Dieses Problem wurde in Version 11.1 SP2 der Arria V Hard behoben IP für PCI Express IP Core.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Arria® V FPGAs und SoC FPGAs

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