Beschreibung
Möglicherweise tritt die oben genannte Warnung beim Kompilieren des DDR2- oder DDR3 SDRAM-Controllers mit UniPHY IP in Quartus II auf.
Diese Warnung tritt auf, als Quartus II einige Register und Logiken, die aufgrund eines nicht angemeldeten Bus für dieses Signal in der Datei _write_datapath.v mit dem "phy_ddio_oct_ena_pre_shift"-Signal verbunden waren, entfernt haben. Dies führt zu falschem OCT-Switching-Verhalten.
Lösung
Das Signal \'phy_ddio_oct_ena_pre_shift\' wird vor der Zuweisung wie unten in der generierten _write_datapath.v-Datei angezeigt.
Kabel [AFI_DQS_WIDTH-1:0] phy_ddio_oct_ena_pre_shift;