Beispiel-Fehlermeldung:
# 25320 ns - tb.error ERROR #2: Signal hatte keinen Erwartungswert
Anzahl tb.expect Signal Valide Schreibdaten überprüfen
Anzahl der erwarteten 01110110010101000011001000010000
Anzahl der 11111110110111001011101010011000
# | || || || |
Anzahl tb.expect hexadezimal:
Anzahl der erwarteten 76543210
Anzahl wurde fedcba98 erhalten
Dieser Fehler ist aufgrund eines nicht initialisierten RTL-Parameters im IP-funktionellen Simulationsmodell aufgetreten. Wenn Sie das IO Master/Slave-Modul auf Ihre logische Ebene anwenden, kann es zu diesem Problem kommen. Um dieses Problem zu beheben, können Sie das IP-funktionelle Simulationsmodell mit dem folgenden Verfahren erneut erstellen:
1. Öffnen Sie eine Eingabeaufforderung und leiten Sie den Pfad zu Ihrem Projektverzeichnis weiter.
2. Geben Sie die folgende Befehlszeile ein, um das IP Functional Simulation Model für DUT und DIE QUARTUS_MAP Befehlszeilenoption SIMGEN_RAND_POWERUP_FFS=AUS erneut zu erstellen:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_rio.v" \
--source="./rio_riophy_gxb.v" \
--source="./rio_phy_mnt.v" \
--source="./rio_riophy_xcvr.v" \
--source="./rio_riophy_dcore.v" \
--source="./rio_riophy_reset.v" \
--source="./rio_concentrator.v" \
--source="./rio_drbell.v" \
--source="./rio_io_master.v" \
--source="./rio_io_slave.v" \
--source="./rio_maintenance.v" \
--source="./rio_reg_mnt.v" \
--source="./rio_transport.v" \
.v
cp rio_rio_sister.v rio_sister_rio.v
cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="./rio_sister_rio.v" \
--source="./rio_sister_riophy_gxb.v" \
--source="./rio_phy_mnt_sister.v" \
--source="./rio_riophy_xcvr_sister.v" \
--source="./rio_riophy_dcore_sister.v" \
--source="./rio_riophy_reset_sister.v" \
--source="./rio_concentrator_sister.v" \
--source="./rio_drbell_sister.v" \
--source="./rio_io_master_sister.v" \
--source="./rio_io_slave_sister.v" \
--source="./rio_maintenance_sister.v" \
--source="./rio_reg_mnt_sister.v" \
--source="./rio_transport_sister.v" \
rio_sister_rio.v
3. Sie müssen die Befehlszeile basierend auf den korrekten Geräte- und HDL-Informationen ändern.
Beispiel: "CBX_HDL_LANGUAGE=Verilog" oder "CBX_HDL_LANGUAGE=HDL"
"--family=Stratix® IV" oder = einer von "Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX"
4. Nach dem Befehl wird Quartus® eine neue, fehlerfreie IP Functional Simulation Model-Datei erneut erstellen.