Artikel-ID: 000083093 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.09.2018

Warum werden beim Einsatz der E-Kachel Hard IP for Ethernet Intel® FPGA IP im 10G/25G-Modus fehlgeformte Pakete erkannt, nachdem das o_sl_tx_lanes_stable-Signal gesendet wurde?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit Intel® Quartus® Prime Software Version 18.0 und früher können fehlerhafte Pakete mit CRC-Fehlern in den MAC-Statistikzählern bei der Übertragung von Paketen mit der E-Kachel Hard IP for Ethernet Intel® FPGA IP im 10G/25G-Modus erkannt werden, nachdem das o_sl_tx_lanes_stable Signal übertragen wurde.

     

    Lösung

    Um dieses Problem in Intel® Quartus® Prime Software Version 18.0 und früher zu beheben, warten Sie auf 46610 Taktzyklen in der Simulation oder 163840 Taktzyklen in der Hardware, nachdem das o_sl_tx_lanes_stable Signal nach Link-Reset oder Hochfahren erfolgt ist, bevor Sie Jumbo-Datenpakete an die E-Kachel Hard IP for Ethernet Intel® FPGA IP im 10G/25G-Modus senden.

    Dieses Problem wurde ab Intel® Quartus® Prime Pro Software Version 18.0.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 TX

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.