Kritisches Problem
Aufgrund eines Problems mit der geringen Latenz von 40 G Ethernet Intel® FPGA IP Kern auf Intel® Stratix® 10 FPGA können Sie kleinere Verletzungen der Haltezeit sehen, wenn die KR4-Funktion aktiviert ist.
Eine mögliche vorübergehende Arbeit für dieses Timing-Problem besteht darin, Seed-Sweeps auszuführen, damit bessere Timing-Ergebnisse gefunden werden.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.