Artikel-ID: 000083090 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 10.05.2018

Warum sehe ich Zeitverstöße im Ethernet-Intel® FPGA IP kern mit niedriger Latenz, wenn KR4 aktiviert ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 40G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der geringen Latenz von 40 G Ethernet Intel® FPGA IP Kern auf Intel® Stratix® 10 FPGA können Sie kleinere Verletzungen der Haltezeit sehen, wenn die KR4-Funktion aktiviert ist.

    Lösung

    Eine mögliche vorübergehende Arbeit für dieses Timing-Problem besteht darin, Seed-Sweeps auszuführen, damit bessere Timing-Ergebnisse gefunden werden.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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