Artikel-ID: 000083089 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.05.2018

Warum schlägt das dynamische generierte Beispieldesign von 25G-Ethernet-IP in Intel® Stratix®10 FPGA ES1- und ES2-Geräten fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in Intel® Quartus® Prime Pro Edition Software Version 18.0 kann das dynamische generierte Beispieldesign der 25G-Ethernet-IP den zeitlichen Abschluss fehlschlagen.

    Die betroffenen Varianten lauten wie unten:

    • 25G mit IEEE 1588 Beispieldesign
    • 10G/25G mit IEEE 1588 Beispieldesign
    • 25G mit IEEE 1588 Beispieldesign und RSFEC
    • 10G/25G mit IEEE 1588 Beispieldesign und RSFEC

     

     

    Lösung

    Starten Sie Design Space Explorer II und führen Sie einen Seed-Sweep durch, um die beste Qualität der Platzierung zu erhalten, da sich das Intel® Stratix® 10 FPGA Timing-Modell noch in der Vorstufe der technischen Charakterisierung befindet.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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