Artikel-ID: 000083085 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 26.03.2018

Warum kann die generierte Intel® Stratix® 10 100G Ethernet Soft IP mit RS-FEC Beispieldesign die Simulation nicht abschließen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 100G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems im Simulationstest des Beispieldesigns, das von der Intel® Quartus® Prime Pro Software Version 17.1.1 generiert wird, kann die Simulation nicht abgeschlossen werden.  Die Simulation hängt wie unten beim Paket 10.

     

    ***************************************************

    Recieve Ready anderem –---

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    Übertragung von Testdaten

    ** Paket 1 senden...

    ** Paket 2 senden...

    ** Paket 3 senden...

    ** Paket 4 senden...

    ** Paket 5 senden...

    ** Paket 6 senden...

    ** Paket 7 senden...

    ** Paket 8 senden...

    ** Paket 9 senden...

    ** Paket 10 senden ...

    Lösung

    Um dieses Problem zu umgehen, ersetzen Sie den ursprünglich generierten Testbench /example_testbench/basic_avl_tb_top.v durch diesen neuen Testbench.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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