Artikel-ID: 000083085 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 26.03.2018

Warum kann das generierte Stratix® 10 100G Ethernet Soft IP mit RS-FEC Beispieldesign die Simulation nicht abschließen?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 100G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Simulationstestbench des Beispieldesigns, das von der Quartus® Prime Pro Software Version 17.1.1 generiert wurde, kann die Simulation nicht abgeschlossen werden. Die Simulation hängt bei Paket 10, wie unten gezeigt.

    ***************************************************

    Empfangsbereit ******************

    ***************************************************

    Übertragung von Testdaten

    ** Paket 1 wird gesendet ...

    ** Paket 2 wird gesendet ...

    ** Paket 3 wird gesendet ...

    ** Paket 4 wird gesendet ...

    ** Paket 5 wird gesendet ...

    ** Paket 6 wird gesendet ...

    ** Paket 7 wird gesendet ...

    ** Paket wird gesendet 8...

    ** Paket 9 wird gesendet ...

    ** Paket 10 wird gesendet ...

    Lösung

    Um dieses Problem zu umgehen, ersetzen Sie die ursprünglich generierte Testbench <Ihr Beispielprojekt>/example_testbench/basic_avl_tb_top.v durch diese neue Testbench.

    Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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