Artikel-ID: 000083071 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.05.2013

Falsche Transceiver-Referenzuhren in CPRI IP Core RE-Varianten

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Bei CPRI RE Slaves ist der Transceiver PLL Referenz-Takt nicht korrekt angeschlossen.

Dieses Problem hindert den RE-Slave daran, die Verbindungsverhandlung abzuschließen. erfolgreich in Arria V- und Stratix V-Geräten.

Lösung

Um dieses Problem in Ihrer CPRI RE Slave-Instanz zu beheben, die auf ein Arria V oder Stratix V Gerät, müssen Sie die < bearbeiten Name>_002.v-Datei nach der Generierung Ihrer CPRI-Instanz. Führen Sie in einem Texteditor die folgenden Ersetzungen durch:

  • In der Verbindung zum Rx-Transceiver (inst_rx_xcvr), ersetzen pll_ref_clk (inst_cpri_phy_pll_inclk_clk) durch den neuen Text pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk).
  • In der Verbindung zum Tx-Transceiver (inst_tx_xcvr) ersetzen pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) durch den neuen Text pll_ref_clk (inst_cpri_phy_pll_inclk_clk).

Dieses Problem wurde in Version 12.1 der CPRI MegaCore-Funktion behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Arria® V FPGAs und SoC FPGAs
Stratix® V FPGAs

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