VHDL-Simulation schlägt fehl, wenn DDR CAS Latenz 2.0 oder 2.5 ausgewählt ist

VHDL-generierter Sequencer-Block für CAS-Latenz 2.0 und 2.5 Designs mit DDR SDRAM High-Performance-Controller führt zu Simulation Fehler. Das Problem ist auf Delta-Zyklus-Verzögerungen in einem Taktnetz zurückzuführen.

Dieses Problem betrifft das DDR SDRAM High-Performance Controller CAS Latenz 2.0 und 2,5 Designs.

Dieses Problem wirkt sich nur auf die Simulation mit VHDL aus und wirkt sich nicht auf die Funktionalität des Designs.

Um dieses Problem zu beheben, führen Sie die folgenden Schritte durch:

1. Öffnen Sie die datei _phy.vho im Projektverzeichnis.
2. Suchen Sie nach der altsyncram Instanziierung nach den Postambel-Block (dies kann durch Suchen nach " altsyncram" –hinweis) den weißen Bereich). Dies sollte die altsyncram Komponente sein mit einem Etikett, das das Wort "postamble"enthält.
3. Suchen Sie nach dem Signal, das am Clock1-Port angeschlossen ist um den Punkt im Design zu finden, an dem dieses Signal zugewiesen ist (in einem Testfall befindet sich dies in Zeile 4043).

• Ändern Sie die Zuweisung wie gezeigt. Das Signal innerhalb nicht(..) sollte mit dem Signal am Clock0-Port einer zweiten Instanz identisch sein der altsyncram Komponente, die mit den Lesedatenweg (mit "read_dp" auf dem Etikett).

Dieser Schritt entfernt eine Delta-Verzögerung für die Simulation, aber der Code unverändert. Die rechte Seite der oben genannten Aufgabe wird übernommen als die rechte Seite der Zuordnung zum zuvor angezeigten Signal dem "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1" Signal zugewiesen.

• Wenn die _phy Komponente in Ihrem Simulator neu kompiliert wurde, sollte das Design nun bestanden werden.

Dieses Problem wird in einer zukünftigen Version des DDR SDRAM behoben Controller mit ALTMEMPHY IP.