Artikel-ID: 000082999 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 24.11.2011

Nicht-Level-DDR2-Topologie schlägt timing mit Stratix V Geräten für DDR2 und DDR3 SDRAM Controller mit UniPHY fehl

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Eine nicht-levelte Topologie funktioniert nicht mit dem DDR2-Protokoll für Stratix V. Geräte.

    Lösung

    Für dieses Problem gibt es keine Problemumgehung.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® V FPGAs

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