Artikel-ID: 000082998 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.02.2013

TX PLL Taktanschlussfehler in der Arria V Transceiver Native PHY IP Core Megafunktion

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie eine Arria V Transceiver Native PHY IP Core Megafunktion erstellen aktivieren Sie im MegaWistelligen Plug-In-Manager die Externe Verwenden TX PLL-Option zur Freisetzen des ext_pll_clk Ports an einen externen Port Sender (TX) Phasenregelkreis (PLL), sowohl als tx_pll_refclk auch ext_pll_clk Ports Wird im Blockdiagramm angezeigt, aber nur der ext_pll_clk Port verwendet im IP-Kern.

    Lösung

    Es gibt keine Problemumgehung.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Arria® V FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.